module szamlalo_mod10(CLK, RESET, CE, DIN, COUNT, CY ); //engedélyezhető lefele számláló

	input CLK;
	input RESET;
	input CE; //CE=Counter enable
	input [3:0] DIN; //DIN=input
	output reg [3:0] COUNT;
	output CY; //a mod4 számláló engedélyezője
	
	always @(posedge CLK or posedge RESET) //aszinkron törlésű mert itt van a reset
		begin
			if (RESET) begin
				if (DIN>4'd9) COUNT<=9; //nem specifikációnak megfelel&#337; értékadás esetén, 10-15-ig adott értéknél is 9-re áll be
				else COUNT <= DIN; //BTN3 visszaviszi alapállapotba, azaz a kapcsolók által megadott értékbe
			end
			else if (CE) begin
					if (COUNT==4'd0) COUNT<=4'd9; CY <= 1;
					else COUNT <= COUNT - 1; CY <= 0;
			end
		end

endmodule		


Compiling verilog file "szamlalo_mod10.v" in library work
ERROR:HDLCompilers:26 - "szamlalo_mod10.v" line 38 expecting 'end', found 'else'
Module <szamlalo_mod10> compiled
ERROR:HDLCompilers:26 - "szamlalo_mod10.v" line 40 expecting 'endmodule', found 'end'
Analysis of file <"szamlalo_mod10.prj"> failed.